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C8051T610/1/2/3/4/5/6/7
8. 10-Bit ADC (ADC0, C8051T610/1/2/3/6 only)
ADC0 on the C8051T610/1/2/3/6 is a 500 ksps, 10-bit successive-approximation-register (SAR) ADC with
integrated track-and-hold, a gain stage programmable to 1x or 0.5x, and a programmable window detector.
The ADC is fully configurable under software control via Special Function Registers. The ADC may be con-
figured to measure various different signals using the analog multiplexer described in Section “8.5. ADC0
Analog Multiplexer (C8051T610/1/2/3/6 only)” on page 49. The voltage reference for the ADC is selected
as described in Section “10. Voltage Reference Options” on page 54. The ADC0 subsystem is enabled
only when the AD0EN bit in the ADC0 Control register (ADC0CN) is set to logic 1. The ADC0 subsystem is
in low power shutdown when this bit is logic 0.
ADC0CN
VDD
10-Bit
Start
Conversion
000
001
010
011
100
101
AD0BUSY (W)
Timer 0 Overflow
Timer 2 Overflow
Timer 1 Overflow
CNVSTR Input
Timer 3 Overflow
From
AMUX0
X1 or
X0.5
AIN
SAR
ADC
AMP0GN0
AD0WINT
Window
Compare
ADC0LTH ADC0LTL
ADC0CF
ADC0GTH ADC0GTL
Figure 8.1. ADC0 Functional Block Diagram
Rev 1.1
32
Logic
39
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